ASIC · 数字信号处理 01
1024 点定点 FFT 处理器
基于 Radix-2 DIT 架构实现的 FFT 处理器，使用 Q1.15 定点运算、可复用蝶形处理单元、旋转因子 ROM 和双 SRAM，并完成设计与物理实现。
Radix-2 DITQ1.15物理实现
查看项目 项目 / 课程与工程实践
从真实课程项目中探索工程。
这里收录电气工程、数字设计与 VLSI 设计自动化方向的个人作业和团队项目。页面会注明项目性质，并提供可公开分享的报告。
FPGA · 嵌入式系统 02
Idaho Trail FPGA 游戏系统
团队在 DE1-SoC 上制作的《Oregon Trail》风格游戏，包含 640×480 VGA 显示，以及 SystemVerilog 硬件和 C 软件。
SystemVerilogCVGA
查看项目 ASIC · 数字信号处理 03
64 阶 16 位 FIR 滤波器
采用顺序乘累加结构实现 FIR 滤波器，涵盖定点输入、系数和输出格式、时钟域交互，以及 10 kS/s 采样目标。
FIR定点运算IBM 130 nm
查看项目 EDA · 综合 04
Genus 设计空间探索
个人课程作业：对双精度浮点单元的 Cadence Genus 综合配置进行采样比较，分析时序和面积—延迟表现。报告结论仅针对已测试的配置。
Cadence GenusFPU设计空间
查看项目 模拟集成电路 · 团队项目 05
开关电容二倍增益放大器
Columbia 模拟集成电路课程团队项目，设计并评估开关电容放大器及其 OTA 实现，并形成团队报告。
开关电容OTA模拟集成电路
查看项目 EDA · 进行中 06
Hybrid Flow Tuner
团队提出将 LLM 引导的搜索区域选择与数值优化器结合，用于 VLSI 设计流程调优。目前为项目提案，尚未宣称完成实验结果。
VLSI优化团队提案
查看项目 项目说明
项目范围、角色与资料。
以下内容区分个人完成的作业、团队项目和仍在进行中的提案。
01 / EECS E6321 · 个人设计项目
1024 点定点 FFT 处理器
设计并完成一个基于 radix-2 按时间抽取算法的 FFT 处理器，采用 Q1.15 定点运算。架构包括可复用蝶形处理单元、旋转因子 ROM 和双 SRAM。最终报告记录了设计流程与布线后检查；在报告所述的 10 ns 时钟约束下未发现建立或保持违例。
阅读完整设计报告（PDF）↗02 / CSEE W4840 · 团队项目
Idaho Trail FPGA 游戏系统
团队在 DE1-SoC 上制作的《Oregon Trail》风格游戏，将 SystemVerilog 硬件设计、C 软件和 640×480 VGA 显示结合起来。项目报告已获团队成员许可公开。
团队成员 · Adam Auer · Xingcan Chen · Sunny Qi
DE1-SoCSystemVerilogCVGA
下载团队报告（DOCX）↓03 / CSEE W4823 · 个人作业
64 阶 16 位 FIR 滤波器
实现顺序乘累加结构的 FIR 滤波器，输入与系数采用 Q1.15 格式，输出采用 Q7.9 格式。作业报告讨论了 10 kS/s 采样目标、100 MHz 时钟、时钟域交互和 IBM 130 nm 实现。
阅读作业报告（PDF）↗04 / EECS E6693 · 个人设计作业
双精度 FPU 的 Genus 设计空间探索
比较多个 Cadence Genus 综合配置，并分析时序与面积—延迟表现。报告总结的是已测试配置中的最佳结果，不代表全局最优。
阅读作业报告（PDF）↗05 / ELEN E6312 · 团队项目
开关电容二倍增益放大器
模拟集成电路团队设计项目，重点是开关电容二倍增益放大器及其 OTA 实现。团队报告已获合作者许可公开。
团队成员 · He Cai · Xingcan Chen · Ruitao Xu
阅读团队报告（PDF）↗06 / EECS E6693 · 团队提案 · 进行中
Hybrid Flow Tuner
提议结合 LLM 对工具诊断信息的分析与搜索区域缩小能力，以及数值优化器在该区域内的搜索能力，用于 VLSI 设计流程调优。这仍是进行中的团队提案，页面不宣称已有实验结果；提案已获团队许可公开。
团队成员 · Wassim Kassem · Xingcan Chen
阅读团队提案（PDF）↗